DDR和LPDDR为什么无法相互兼容？

DDR和LPDDR在做系统设计的过程中，是否可以相互兼容？对于一个主控SOC而言，如何从DDR和LPDDR中做出正确的选型和设计？本文尝试详细解释和总结以上DDR和LPDDR的兼容性问题。

DDR和LPDDR无法直接兼容

我们在进行电子产品系统设计中所面对的DDR和LPDDR这两种内存标准，面对的实际应用场景是截然不同的。

  • 标准DDR主要针对PC、服务器等对功耗不敏感但要求极致容量和通用性的应用场景。
  • 而LPDDR（Low Power DDR）则专为智能手机、笔记本电脑、穿戴设备和各类边缘计算设备等对功耗/空间极度敏感的场景设计。

虽然它们都属于SDRAM（同步动态随机存取内存）的范畴，且名称相似，但在具体的硬件设计和元器件选型中，DDR和LPDDR是绝对不能直接相互兼容或替换的。

image.png

为什么DDR和LPDDR无法兼容？

DDR和LPDDR之间无法相互兼容的原因，体现在多个方面。既包括DDR控制器和物理层PHY实现的电气规范方面，也体现在其内部的模块架构方面，这一点在PSRAM能成为DDR缺货的解决方案吗？和PSRAM和LPDDR是如何降低功耗的？这两篇文章中已有简单的介绍。

以下对两者之间无法兼容的细节问题逐一进行总结和梳理。

电气电平不同

如PSRAM和LPDDR是如何降低功耗的？一文所总结的，LPDDR为了进一步降低功耗，把其IO的标准工作电压降到了1V以下。

  • 纯标准DDR控制器： 其内部的 PHY（物理层）是为标准 DDR 设计的。以 DDR4 为例，控制器默认输出的 I/O 电压（VDDQ）是 1.2V（POD 电平标准）。该标准允许较大的信号摆幅，驱动能力强，目的是为了应对较长的PCB走线以及DIMM插槽带来的寄生电容和信号衰减，因此对于PCB上的走线要求没有那么高。
  • LPDDR芯片： 以 LPDDR4X 为例，它的核心电压可能是 1.1V，但它接收数据和指令的 I/O 引脚（VDDQ）极其脆弱，标准工作电压是 0.6V（LVSTL 电平）。该标准的信号电压摆幅极小（通常只有几百毫伏）。这种微弱的信号根本驱动长距离的走线，因此LPDDR在物理层上的设计是面向近距离传输的，且对PCB布线的阻抗控制要求极为苛刻。

总线引脚定义不同

标准 DDR 采用的是分离总线设计。在主控SoC和DDR之间连接的地址线（A0-A17）、命令线（RAS, CAS, WE）、数据线（DQ）都是分开的，引脚极其繁多。

而为了把智能设备的PCB面积压榨到极致，LPDDR 标准则把上述所有独立的控制线和地址线，全部压缩成了一个 10bit（LPDDR2/3）/6bit（LPDDR4）/7bit（LPDDR5） 的CA总线。也正因为如此，SoC必须内置复杂的LPDDR协议控制器，把一条读写内存的指令拆解，利用时钟的上升沿和下降沿，分多个周期通过这6根CA总线发送过去。在LPDDR颗粒内部则要有一套解码电路把它还原出来。

下图为DDR3/DDR4的外部接口定义：

image.png

下图为LPDDR4的接口定义：

image.png

通道架构设计不同

此外，LPDDR和DDR这两者在数据传输的底层架构设计上也有着根本差异。

对于标准DDR 来讲，通常采用单通道64-bit的设计（到了DDR5变为双32-bit通道），旨在提供宽阔的单次数据吞吐量。

在PC行业，PC CPU的内存控制器通常是以 64-bit 为基础单元，所以一条DDR4内存条雷打不动就是 64-bit（加上ECC是72-bit）。而在标准DDR的制造体系中，单个内存颗粒（芯片）为了控制成本、封装尺寸和良率，通常不会把数据接口做得非常宽。常见的单颗芯片位宽有三种：4bit，8bit，16bit。主控SoC内部的一个标准DDR控制器，天生就是按照每次吞吐 64-bit 数据来设计的，在这种情况下，就需要把多颗DDR颗粒并联起来使用。

例如，如果使用 8bit 位宽的内存颗粒的话，为了填满 64-bit 通道，我们需要将8 颗内存芯片并联起来（8 bits/颗 × 8颗 = 64 bits）。在PCB布线时，SoC的控制器会同时向这 8 颗芯片发送完全一样的地址和控制命令（比如共享 RAS, CAS, CS）。但是，第一颗芯片负责连接 SoC 的 DQ0DQ7，第二颗负责连接 DQ8DQ15……以此类推，第八颗负责连接 DQ56~DQ63。当控制器下达一个读命令时，这 8 颗芯片同时吐出数据，在总线上汇集成 64-bit 的数据流。

image.png

当然，在消费类电子和智能硬件主板上，因为这类嵌入式电子产品的应用并不需要太高的内存访问带宽，而更多的物理引脚意味着更大的芯片封装体积、更复杂的PCB布板难度以及更高的功耗。因此，芯片原厂在设计SoC时，会根据芯片需要的带宽量体裁衣：不会直接采用PC领域常见的64bit位宽的数据传输结构，更多的是使用32bit甚至16bit的位宽。

LPDDR则采取了完全不同的数据传输通道的设计架构。为了在低功耗下维持高带宽，采用了多通道、窄位宽的架构。例如，一颗LPDDR4芯片通常由两个独立的16-bit通道组成（共32-bit）。如下图所示，整个LPDDR4芯片内部分为两个完全独立的Channel，内存控制器就可以在同一个时钟周期内，让Channel A去响应NPU的读请求，同时让Channel B去响应CPU的写请求，并发性更好。

image.png

这种架构允许SoC以更灵活的方式调度内存，降低唤醒整个内存颗粒带来的功耗。例如，如果当前的系统负载很轻，SoC可以完全让Channel B进入深度休眠（Self-Refresh或Power Down），只维持Channel A的运转。

LPDDR的初始化时序问题

如PSRAM和LPDDR是如何降低功耗的？一文所总结的，LPDDR 为了省电，在其内部砍掉了 DLL（延迟锁相环）模块。而针对高频时钟信号对齐问题，它要求主控 SoC 的内存控制器在系统开机时，通过软件算法在 SoC 的LPDDR控制器内部进行主动相位测算和补偿。

  • 对于纯 DDR 控制器而言： 控制器会认为对面的内存带有 DLL，所以它在 Bootloader 阶段发送完基本的复位和模式寄存器（MRS）配置后，会理所当然地认为DDR芯片内部已经实现了时钟对齐，可以直接开始高速数据收发。
  • 而对于 LPDDR 而言：因为 LPDDR 内部没有 DLL，每次上电以后，它都需要先等 SoC 的LPDDR控制完成复杂的 Link Training（链路训练）算法，由 SoC 主动来探测时钟信号的时延并做相位补偿。

纯 DDR 控制器根本没有实现以上复杂的Link Training 算法（因为标准 DDR 不需要），因此，如果把 LPDDR 颗粒连接到标准DDR控制器上，两者在握手阶段就会崩溃，系统会直接卡死在内存初始化失败的代码段。

供电网络和功耗管理机制不同

DDR和LPDDR在电路的电源树（Power Tree）设计上完全不兼容。

标准DDR通常只需要较少的电源轨（如VDD, VPP）。而LPDDR为了极致的功耗控制，通常需要多组不同的低电压电源（如VDD1, VDD2, VDDQ），且电压往往远低于同时代的标准DDR。

为了对功耗进行更为精细化的控制，LPDDR 规范在内部集成了极其复杂的电源状态机，能够支持深度睡眠（Deep Power Down）、部分阵列自刷新（PASR）等各种高级的低功耗特性，这些都需要SoC通过特定的协议去控制，而标准DDR不支持这些特性。

为什么部分SOC可以同时支持DDR和LPDDR？

基于以上对DDR和LPDDR的差异，在各个维度上所进行的总结，可以得到结论：这两者相互确实是水火不容、完全无法互相替换的。但我们在一些SoC数据手册上，确实又可以看到这些SOC（如下图所示瑞芯微的部分芯片）可以同步支持DDR和LPDDR这两者内存芯片，这又是什么原因呢？

image.png

这是因为，芯片原厂为了能够支持更为广泛的内存选型，以使用更为广泛的行业应用，在SoC内部植入了昂贵且复杂的Combo DDR Controller & PHY（兼容型内存控制器与物理层）。

为了让一颗SoC能够同时支持物理特性天差地别的DDR和LPDDR，芯片内部的Combo设计至少要在以下三个方面做一些针对性的设计：

  • 针对DDR的逻辑控制层，SoC内部的DDR内存控制器不再是在硬件层面直接写死，而是同时包含了两套完整的协议状态机，可以分别配置为DDR和LPDDR两种模式。
  • 在物理接口层方面，为了实现对两个不同电气规范标准的兼容，SoC外部的数据（DQ）和控制引脚背后的I/O Pad（输入输出焊盘）要被设计成极其复杂的组合电路，同时集成了支持标准DDR的高压大驱动管（对应SSTL电平，如1.2V），以及支持LPDDR的低压微驱动管（对应LVSTL电平，如0.6V）。
  • 同时，因为两者的引脚定义完全不同，SoC通过引脚超集 (Superset)与内部多路复用的机制，使用同一批引脚输出与外部的DDR/LPDDR芯片进行连接。SoC在封装时，提供的内存引脚数量会按照需求最多的一方（通常是标准DDR）来给，同时在其内部使用复用器（MUX）的方式对某些特定引脚（如CA总线）的功能进行映射。

值得注意的是，尽管SOC的DDR控制可以通过以上的方式实现对DDR和LPDDR的兼容支持，但是在实际的产品设计中，一旦内存的芯片选型确定，Combo PHY以及PCB的设计就一定是在DDR和LPDDR之间二选一排他性的实现。因此，在硬件原理图设计阶段一旦选定了LPDDR4，不仅多余的引脚要悬空，主板的电源树也必须设计为提供 1.1V/0.6V 的多轨电源，且BootROM的启动配置必须拉高/拉低相应的引脚设置主控的DDR控制器为LPDDR4模式。设备做出来之后，也绝对不可能通过刷软件变回DDR4。

参考资料